台积电涉足光芯片市场已是不争的事实。业内分析指出，台积电在硅光子学领域的地位日益凸显，有望在先进人工智能封装领域重演其主导地位。凭借其COUPE技术，台积电能将前沿电子逻辑、成熟光子工艺与先进封装集成，其系统级整合能力目前难有对手能及。据台积电介绍，相比传统微凸点封装，COUPE技术可在同等速度下降低40%功耗，或同等功耗下提升170%速度。从光器件发展路线图来看，每比特能耗正从传统铜封装的30 pJ/bit以上逐步降低，目标是在基板上共封装光器件降至5 pJ/bit以下，最终随着光I/O移至中介层，能耗将控制在2 pJ/bit以下。
回顾台积电的光子平台COUPE，该技术基于SoIC工艺，利用铜对铜键合及混合键合技术，将电子电路直接连接至晶圆上的光子电路。该光子电路包含200G微环调制器等关键组件。随后通过覆盖氧化层、键合另一晶圆、并在背面创建介质通孔建立连接，完成工艺流程。在组件方面，微环调制器因结构紧凑、密度高成为CPO传输核心，而马赫曾德尔调制器则在高速高功率场景表现优异。
在2025年IEEE ECTC会议上，台积电进一步展示了宽带光引擎架构。该架构旨在满足AI和高性能计算对带宽的迫切需求，在2.5D CoWoS环境中实现共封装光学器件。BOE系统集成了COUPE、COI和iFAU，其核心是利用精密结构将光纤光信号高效引导至硅光子芯片。该系统的一大亮点是与晶圆级制造兼容，且采用垂直光耦合配置，相比对机械对准敏感的边缘耦合，具有更高的鲁棒性和抗翘曲能力。通过在300毫米晶圆上进行光学测量并对比仿真数据，台积电强调了严格控制关键尺寸等工艺参数对保证光学性能一致性的重要性。
市场方面，台积电近期在中国台湾光论坛上透露，硅光子已成为主流形态，预计2027年市占率将超50%，而硅光子的最终形态——共同封装光学也将在今年下半年迎来量产。随着AI算力呈指数级增长，I/O效能成为关键瓶颈，台积电副专案处长陈明发指出，必须从铜传输转向光传输以突破I/O墙限制。相比传统铜线，CPO与OOI技术能带来4至10倍的功耗效率提升及10至20倍的延迟降低。
台积电目前正积极优化COUPE平台。该技术采用SoIC-X键合，通过Bond-to-Bond方式整合EIC与PIC，并支持光栅耦合器与边缘耦合器。为支持客户设计，台积电提供了涵盖光波导、调制器、光侦测器等元件的完整PDK。陈明发表示，未来频宽扩展将采用“Fast and Narrow”和“Slow and Wide”两种策略，并计划将调变器、半导体光放大器及光源整合至COUPE背面，进一步提升光电整合度。
据Tomshardware报道，台积电的硅光子路线图分为三个阶段：从PCB上的1.6Tbps光引擎，到基板式6.4Tbps，最终实现集成于处理器封装内的12.8Tbps光引擎。第一代PCUPE主要针对OSFP光模块，而后续代际将通过CoWoS集成网络交换机ASIC，最终将光引擎直接嵌入处理器封装，实现极致带宽与能效。陈明发还提到，COUPE可作为光学中介层，最大支持3.3倍晶圆尺寸的集成，未来将与CoWoS进一步融合，并支持CWDM与DWDM等应用。
尽管技术前景广阔，但徐国晋也强调，激光器、光纤、连接器及产品测试等环节正成为大规模部署的瓶颈。要实现完整的光电整合生态，仍需产业链各方的紧密合作。