《科创板日报》9月7日讯，华为半导体负责人何庭波于9月4日更新了关于“τ定律”的论文。在此之前短短四个月内，华为已三次就该定律发表学术论文（5月25日发布V1版本，7月4日更新V2版本）。
最新论文题为《华为韬芯片本应熔化吗？》，主要回应了外界对3D堆叠芯片发热问题的质疑。文章指出，热量是τ定律面临的最大隐忧。外界预想折叠后单位面积晶体管激增，功率密度必然飙升，理应更热、更耗电，但事实并非如此。
通过“电路折叠”技术，典型核心导线长度缩短了20%，关键路径导线缩短了70%，最耗能的时钟缓冲器数量减少了一半。此外，电路折叠带来的晶体管数量提升，使得芯片能够构建更多并行核心，从而让每个核心以更低电压和时钟频率运行。这意味着，麒麟芯片的功耗下降并非来自计算更少，而是源于数据传输更少。
实测数据显示，麒麟2026芯片相比麒麟9030 Pro，晶体管密度从每平方毫米1.55亿提升至2.38亿，跃升55%。在相同性能下，其NPU、GPU、CPU性能核心及DSP等模块均实现了更低频率、电压和功率密度。其中NPU表现尤为突出：在保持29TOPS算力不变的情况下，其频率降低63%，电压从0.85V降至0.55V，功耗密度下降73%；GPU功耗下降58%，CPU性能核心下降41%。
针对局部高热，华为采取了“源头控制”与“主动排布”双重策略。一方面通过折叠降低源头功率密度，防止局部高温；另一方面在设计时主动进行热排布，将发热最严重的模块置于散热路径最通畅的位置，以实现热量平衡。
然而，何庭波也明确指出，折叠并非万能钥匙，而是需要迭代的系统工程。τ定律是时间缩放定律，而非能量缩放定律。如果设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。此外，混合键合间距、晶圆翘曲、对准精度、EDA工具适配等工程难题，仍需未来三到五年持续攻关，且散热虽因总功耗下降而缓解，但下层热量传导问题并未消失。
市场分析方面，国金证券研报认为，华为韬定律芯片从平面集成走向立体集成，带动了工艺步骤、互连数量和制造复杂度的提升，对半导体设备构成积极利好。后道测试是更直接的增量方向，而前道设备则受益于国内存储及先进逻辑扩产，刻蚀、薄膜沉积、涂胶显影及键合设备需求全面增加。
开源证券表示，华为逻辑折叠更多是一种设计哲学与路径的创新，而非一劳永逸的方案，建议重点关注Fab、CP测试及新增设备环节。Fab方面，韬定律直接带动先进制程晶圆需求，且设计创新主要来自于前道晶圆厂的配合研发。CP测试方面，随着芯片堆叠层数和互连数量增加，测试复杂度、时长及良率管理要求同步提升，这带动了ATE、分选机、探针台、SLT和老化设备需求增长，其中极细间距的混合键合是明确的工艺方向。