8月20日，SK海力士与弗吉尼亚大学等机构的研究团队在《自然·电子学》杂志联合发表论文。该研究聚焦于高性能计算与人工智能领域的共封装光学器件（CPO），深入剖析了关键技术挑战，并勾勒出下一代光互连技术的发展路径。从宏观视角来看，论文提出了一份全面的技术路线图，阐述了内存、先进封装与光学计算互连（OCI）如何协同进化，以支撑下一代人工智能系统。这不仅是SK海力士在HBM创新基础上的进一步突破，更展示了其如何定义下一代AI基础设施的系统架构。
现代超大规模AI模型的训练已不再局限于单芯片或单服务器，而是通过庞大的网络组织成机架乃至舱体。在这种架构下，整体系统性能不仅取决于处理器、内存和AI加速器之间的连接，更取决于机架间数据的高效传输。然而，计算吞吐量通常每两年增长三倍，而互连带宽仅提升约1.4倍，这种“带宽墙”正日益成为严峻挑战。传统的基于铜的电气互连虽然能将数据传输至芯片封装外并在机架间传输，但随着距离增加，信号损耗和功耗急剧上升，逐渐成为下一代AI数据中心的瓶颈。
弗吉尼亚大学教授Kyusang Lee指出，除非芯片间的数据流动跟上算力提升的节奏，否则整体系统性能将无法改善。他认为，用光链路替代存在固有物理限制的铜线互连，是实现未来扩展最有前景的途径。SK海力士人工智能基础设施团队负责人Seunghoon Hong则进一步阐释了CPO的定义：“CPO将光收发器集成到与处理器相同的封装中，使芯片能够使用光而非长距离的电气互连来交换数据。这从根本上改变了数据在AI系统中的传输方式，消除了计算扩展的最大障碍之一。”
尽管传统铜互连在短距离传输中仍具经济性，但随着速度提升和距离延长，复杂的补偿电路会导致功耗增加和延迟增大。相比之下，CPO通过在封装内集成光引擎，最大限度缩短了高速电信号的传输距离，利用光链路完成剩余路径。这种架构使得高速通信能够跨越芯片、机架和模块扩展，同时保持高带宽密度、卓越的能效和强大的信号完整性，并具备更强的抗电磁干扰能力。基于此，研究人员设定了明确的技术目标：每个节点超过100Tb/s的带宽、低于1 pJ/bit的能耗以及小于10纳秒的芯片间延迟，并提出了从2D/2.5D中介层配置到3D异构堆叠的演进路线图。
从长远来看，CPO的发展预计将光互连延伸至内存接口。超越传统封装的物理限制，光学中心架构利用光子中介器直接连接内存和处理器，最大化数据传输效率。通过这种架构，多个AI加速器可以共享一个庞大的内存池，不仅实现了更灵活的系统级数据传输，也让AI基础设施能随模型增长而更高效扩展。Lee教授强调，光互连很可能成为未来AI基础设施的基础连接技术，尽管从实验室走向商业化仍面临低功耗光子器件集成、相干协议开发及系统可靠性提升等挑战，但关键在于将存储设备、控制器、光子元件和封装作为一个整体系统进行共同设计。
SK海力士为何要深度参与定义CPO？目前，SK海力士已通过HBM进入GPU和AI加速器的核心封装。此次亲自下场定义CPO，本质上是一场“去商品化”的生存突围——当HBM红利触顶，必须从“卖内存”转型为“AI系统架构师”。过去几年HBM靠TSV堆叠解决了封装内的内存墙，但当AI集群扩展至万卡规模，瓶颈已外溢至机架之间。算力每2年涨3倍，互连带宽却只涨1.4倍，铜线在长距离下的损耗让昂贵的GPU陷入“空转等数据”的窘境。若不解决系统级搬运问题，HBM堆得再高也失去意义，SK海力士必须主动接住这一外溢的瓶颈。
更关键的是，当前CPO叙事中缺了“内存侧”这一角。英伟达、博通从交换芯片向下打，台积电做硅光代工，都将内存视为被动连接的终点。SK海力士抛出的以光为中心的架构，首次将光互连延伸至内存接口，利用光子中介层打通XPU池与内存池，让多加速器共享远超单封装上限的内存资源。这一视角只有内存厂商能定义，它让SK海力士拿到了系统架构桌的入场券，不再被动适配他人接口。正如Seunghoon Hong所言，公司正从组件供应商演变为“系统级co-design伙伴”。在CPO尚未定标的当下，这篇顶刊论文就是SK海力士抢先卡位生态、锁定下一代AI基础设施话语权的关键落子。